Jawaban:Flip-flop SR (set-reset) adalah jenis rangkaian latch bistable yang memiliki dua input (S dan R) dan dua output (Q dan Q'). Output dari flip-flop dapat diatur ke "1" dengan menerapkan tegangan tinggi ke input S dan reset ke "0" dengan menerapkan tegangan tinggi ke input R.

Flip-flop SR tidak dapat digunakan untuk masukan S dan R tinggi karena akan menghasilkan keadaan tidak stabil, juga dikenal sebagai "kondisi balapan". Dalam hal ini, input S dan R keduanya tinggi, menyebabkan output Q dan Q' berosilasi antara "1" dan "0" dengan cepat. Hal ini dapat dilihat pada diagram waktu di bawah ini:

Masukan: Keluaran SR: Q Q'

Waktu: 0 1 2 3 4 5 6 7 8 9 10

S: HHHHHHHHHH R: HHHHHHHHHHH Q: 1 0 1 0 1 0 1 0 1 0 1 Q': 0 1 0 1 0 1 0 1 0 1 0

Dalam contoh ini, keluaran Q dan Q' berosilasi antara "1" dan "0" dengan kecepatan tinggi, yang bukan merupakan keadaan stabil. Ini dapat menyebabkan masalah di sirkuit yang bergantung pada output flip-flop yang stabil dan dapat diprediksi.

Untuk menghindari keadaan tidak stabil ini, input S dan R tidak boleh tinggi pada saat yang bersamaan. Sebaliknya, input S dan R harus digunakan secara komplementer, dengan satu input tinggi dan input lainnya rendah. Ini akan memastikan bahwa keluaran flip-flop stabil dan dapat diprediksi.